Research 1: Digital Signal Processor

  • 智慧型直接記憶體存取器設計 (學生: 蘇育緯)
  • 為了使一般通用型處理器達到數位訊號處理器的效能,使得通用型處理器的效能更為強大,提出一個智慧型直接記憶體存取(DMA)控制器,以輔助處理器提升效能及傳輸效率。
    智慧型DMA控制器設計以傳統DMA傳輸模式設計加上支援四種定址模式,能夠有效選取傳輸資料區塊,降低傳輸的頻寬及處理器的負擔。它特別的設計特色是:(1)內建乘加運算器搭配定址模式,可支援雙通道資料記憶體向量運算,協助處理器處理大量且具有規則與繁雜的數位訊號;(2)支援周邊輸出入匯流排,使得周邊擴充更有彈性;(3)內建乘加運算器僅僅增加10%的硬體成本,卻能使得處理器的效能大幅躍進。本論文設計一個智慧型DMA控制器,並整合於已開發的通用處理器核心上,成為一顆等同數位訊號處理器(DSP-like)的晶片。

  • 雙核心數位訊號處理器

  • Research 2: Analysis of Processor

  • 低功耗相位式快取記憶體之預先存取管線設計 (學生: 薛智文)
  • 實現於晶片中的指令快取記憶體控制硬體演算法, 此演算法使用在一般的應用程式均能有效的減少指令快取記憶體 (I-Cache) 的總miss penalty, 而在具有大量迴圈運算及函式呼叫的多媒體應用程式中尤有顯著成效, 為驗證該演算法的可靠性及正確性,也設計出一個 VLIW 架構的多核心嵌入式處理器, 以做為該指令快取記憶體控制器的作用平台,並整合成為一顆嵌入式處理器晶片。

  • 功率感知資料匯流排編碼解碼器設計 (學生: 黃德瑋)
  • 設計一個功率感知資料匯流排編碼解碼器,來降低transition activity,進而達到降低功耗輸出的效果。 在8位元寬度以及外部負載電容50 pF環境下模擬結果,分別與編碼前及RSH方法相比較可降低23%和6%功率消耗, 其設計特色在於:(1)編碼解碼端不需要花費龐大硬體成本以及處理時間,便可達到迅速傳輸資料以及有效率降低功耗的目的; (2)針對不同應用能自動挑選來做最合適的編碼處理。經由測試結果,只需要額外增加6%硬體成本,在多媒體資料傳輸, 平均可降低20%左右動態功率;在DCT、FIR程式中,平均可降低50~60%左右動態功率。

    Research 3: Silicon Intellectual Property (SIP) Design

  • 四通道即時EEG訊號獨立事件分析之FPGA實現 (學生: 黃煒忠)
  • 邊緣可適性即時數位影像放大硬體之FPGA實現 (學生: 羅儀晟)
  • 嵌入式系統之儲存記憶體資料保護晶片設計 (學生: 吳孟哲)
  • 基於小波混沌分析法之癲癇預測及電路實現 (學生: 王舒愷)
  • Research 4: Low-Power Cell Library